Lehrstuhl für Technische Informatik
Programm

Programm

Technisches Programm des Workshops

Sonntag, den 27. Februar 2011

18:00–20:00 Abendessen

20:00–21:00 Öffentliche Sitzung der Fachgruppe „Test und Zuverlässigkeit von Schaltungen und Systemen“

Montag, den 28. Februar 2011

9:00–9:15 Eröffnung

9:15–10:00 Keynote

Sitzungsleitung: Michel Renovell, LIRMM

Hardening or Not Hardening: Is This the Question?
Zebo Peng, Embedded Systems Lab, Linköping University, Schweden.

10:00–10:30 Kaffeepause

10:30–12:00 Sitzung 1: Diagnose und Burn-In

Sitzungsleitung: Ana-Paula Fonseca-Müller, Robert Bosch GmbH

A New Hierarchical Built-In Self-Test with On-Chip Diagnosis for VLIW Processors. M. Ulbricht, M. Schölzel, T. Koal, H. T. Vierhaus, BTU Cottbus.

Memory Testing During Burn-In: Test Strategy and Experimental Test Results. M. Linder1, A. Eder1, K. Oberländer2, 1Hochschule Augsburg, 2Infineon Technologies AG.

Structural In-Field Diagnosis for Random Logic Circuits. A. Cook1, M. Elm1, H.-J. Wunderlich1, U. Abelein2, 1U Stuttgart, 2Audi AG.

12:00–13:15 Mittagessen

13:15–14:45 Sitzung 2: Testerzeugung

Sitzungsleitung: Piet Engelke, München

SysML-Modelle im Entwurf funktionaler Systemtests für Audioverarbeitungssysteme. J. Lamm, Bernafon AG, Bern.

Structural Test for Graceful Degradation of NoC Switches. A. Dalirsani, S. Holst, M. Elm, H.-J. Wunderlich, U Stuttgart.

As-Robust-As-Possible Test Generation in the Presence of Small Delay Defects using Pseudo-Boolean Optimization. S. Eggersglüß, R. Drechsler, U Bremen.

14:45–15:45 Kaffee und Poster

Automatische Ausführung einer standardisierten ATML basierten Testspezifikation mit paralleler Simulation. I. Gryl1, D. Glaser2, P. Lu2, Z. Kiss3, 1IMMS gGmbH, 2U Erlangen, 3Konrad GmbH.

Fault Tolerant Interface and Fault Injection Model for Networks-on-Chip. H. Ying, A. Jaiswal, T. Hollstein, F. Samman, K. Hofmann, TU Darmstadt.

Mixed-Mode-Mustererzeugung für hohe Defekterfassung beim Eingebetteten Test. A. Mumtaz, M. Imhof, H.-J. Wunderlich, U Stuttgart.

Performancesteigerung modularer PXI-Kleintester durch den Einsatz von FPGA-Technologie. M. Sprogies, G. Kropp, I. Gryl, IMMS gGmbH.

Test Set Compaction Procedure for Combinational Circuits based on Decomposition Tree. V. Andreeva, Tomsk State U, Russland.

15:45–16:45 Sitzung 3: Neue Technologien

Sitzungsleitung: Jürgen Schlöffel, Mentor Graphics

Testkostenabschätzung für das Floorplanning von 3D-Aufbauten. Andy Heinig, Fraunhofer IIS/EAS, Dresden.

Tomographic Testing and Validation of Probabilistic Circuits. A. Paler1, I. Polian1, J. Hayes2, 1U Passau, 2U Michigan, Ann Arbor, USA.

16:45–17:15 Eingeladener Vortrag

Sitzungsleitung: John P. Hayes, University of Michigan, Ann Arbor

Automated Test Program Generation for Automotive Devices.
Anke Drappa1, Peter Huber2, Jon Vollmar2, 1Robert Bosch GmbH, 2Teradyne.

17:15–17:30 Pause

17:30–18:30 Podiumsdiskussion „Entwurf robuster Systeme“

Organisation: V. Schöber (edaCentrum)
Moderation: J. Alt (Infineon Technologies)
Teilnehmer: M. Barke (TU München), D. Helms (OFFIS), A. Schuhmacher (Robert Bosch GmbH)

19:00–22:30 Abendveranstaltung

Dienstag, den 1. März 2011

8:30–9:15 Eingeladener Vortrag

Sitzungsleitung: Melanie Elm, Universität Stuttgart

Test, Reliability and Safety Aspects of Embedded Processors.
Pete Harrod, ARM Ltd., Cambridge, Großbritannien.

9:15–9:30 Kaffeepause

9:30–11:00 Sitzung 4: Aspekte der Systemintegration

Sitzungsleitung: Christoph Grimm, TU Wien

Effiziente Synthese von Schaltungen mit spezifischer Fehlertoleranz. M. Augustin1, M. Gössel2, R. Kraemer3, 1BTU Cottbus, 2U Potsdam, 3IHP GmbH, Frankfurt (Oder).

Towards a Formal Semantics of the SystemC-TLM Core Interfaces. M. Pockrandt1, P. Herber2, S. Glesner1, 1TU Berlin, 2ICSI, Berkeley, USA.

A new IP core integration concept for signal manipulation and timing adjustment using a configurable I/O architecture. Z. Cai1, J. Schmid1, H. Rauch1, N. Franchi2, R. Weigel1, 1iSyst Intelligente Systeme GmbH, Nürnberg, 2U Erlangen.

11:00–11:30 Kaffeepause

11:30–13:00 Sitzung 5: Soft Errors

Sitzungsleitung: Wolfgang Hoppe, Rheinmetall Technical Publications GmbH

Run-time Soft Error Injection and Testing of a Microprocessor using FPGAs. A. Spilla1, I. Polian2, J. Müller1, M. Lewis1, V. Tomashevich2, B. Becker1, W. Burgard1, 1U Freiburg, 2U Passau.

Latency Analysis for Sequential Circuits. A. Finder, A. Sülflow, G. Fey, U Bremen.

Strahlungstolerantes Fluxgate CMOS Mixed Signal ASIC. J. Hauer1, M. Oberst1, W. Magnes2, A. Valvanoglou2, 1Fraunhofer IIS, Erlangen, 2Institut für Weltraumforschung der OEAW, Graz.

13:00–13:15 Verabschiedung

13:15–14:30 Mittagessen, Ende des Workshops